domingo, 12 de diciembre de 2010

Tiembla Core i7 - AMD Phenom III Bulldozer

AMD revela algunos datos más sobre sus próximos microprocesadores Bulldozer, microprocesadores enfocados a las gamas altas de escritorio, estaciones de trabajo, y servidores - exquisitos 16 núcleos!!!

Bulldozer es compatible con las instrucciones MMX, SSE/2/3, SSSE, SSE 4/4.2 y AVX, otra de sus novedades será una versión mejorada de su tecnología Turbo Core, Bulldozer estará disponible en los núcleos Interlagos (socket G34) y Valencia (socket C32) para servidores/workstations, para el mercado desktop estará disponible el núcleo Zambezi (socket AM3 y AM3+, pero los microprocesadores socket AM3 no podrán ser instalados en las mainboards con el nuevo socket AM3+ antes conocido como AM3R2).
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Bulldozer estará fabricado con el proceso de manufactura de 32nm SOI High Metal-K Gate de Global Foundries; es un microprocesador con un diseño completamente nuevo, el cual está basado en componentes dedicados y compartidos en 3 niveles jerárquicos: núcleo, módulo y chip. Bulldozer está construido en base a módulos, cada módulo cuenta con 2 núcleos de enteros independientes, y de una unidad de punto flotante compartida (2 FMACs de 128 bits, capaces de también funcionar como 1 FMAC de 256 bits) con la capacidad de ejecutar instrucciones de 2 hilos independientes; pudiendo combinar hasta 4 módulos (8 hilos) en sus versiones desktop, y hasta 8 módulos (16 hilos) en sus versiones servidor; con este diseño, cada módulo ocupa menos circuitería que los diseños tradicionales de doble núcleo (tamaño de die 44% inferior al de un dualcore tradicional), a la vez que incrementa el desempeño de las aplicaciones que usen un único hilo, sin perjudicar el rendimiento multihilo. Un esquema que los de AMD afirman es superior al ofrecido por Intel con su tecnología HyperThreading.  
 
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Entre sus cambios arquitecturales tenemos que incorpora un decodificador de 4 vias (los Athlon XP hasta los Phenom II usan uno de 3 vias), el cual alimenta a 3 schedulers independientes (2 unificados para los núcleos de enteros y 1 para el FPU), cada scheduler alimenta a un par de ALUs (unidad aritmético lógica) y a un par de AGUs (unidad de generación de direcciones); cada núcleo cuenta con un cache L1 de 16KB, un cache L2 de 1MB o 2MB por módulo, el cache L3 será personalizable, por lo que podrían haber varios modelos con similares clocks y distintos tamaños de L3.

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2 comentarios:

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